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    • 专利摘要:
    Eine Datenspeichervorrichtung, die eine Speicherzellenfolge umfaßt. Die Speicherzellenfolge umfaßt eine erste Speicherzelle und eine zweite Speicherzelle. Die Vorrichtung umfaßt außerdem eine Schaltung, die mit einem Knoten zwischen der ersten Speicherzelle und einer zweiten Speicherzelle gekoppelt ist. Die Schaltung ist konfiguriert, um eine Spannungsänderung an dem Knoten, ansprechend darauf, daß eine Spannung an die Speicherzellenfolge geliefert wird, und darauf, daß die erste Speicherzelle in einen ersten Zustand geschrieben wird, zu erfassen.
    公开号:DE102004011425A1
    申请号:DE102004011425
    申请日:2004-03-09
    公开日:2005-02-17
    发明作者:Corbin L. Kelso Champion；Frederick A. Palo Alto Perner；Kenneth K. Smith；Stewart R. Wyatt
    申请人:Hewlett Packard Development Co LP；
    IPC主号:G11C11-15
    专利说明:
    [0001] EinMagnet-Direktzugriffsspeicher („MRAM") ist ein nichtflüchtiger Speicher, der zur Langzeitdatenspeicherunggeeignet sein kann. MRAM-Vorrichtungen können Lese- und Schreiboperationen schnellerals herkömmlicheLangzeitspeichervorrichtungen, wie z. B. Festplattenlaufwerke, durchführen. Zusätzlich können MRAM-Vorrichtungenkompakter sein und verbrauchen unter Umständen weniger Leistung als herkömmlicheSpeichervorrichtungen.
    [0002] Einetypische MRAM-Vorrichtung kann ein Array von Speicherzellen umfassen,bei dem sich Wortleitungen entlang Zeilen der Speicherzellen erstreckenund Bitleitungen entlang Spalten der Speicherzellen erstrecken.Jede Speicherzelle kann sich an einem Kreuzungspunkt einer Wortleitungund einer Bitleitung befinden.
    [0003] EineSpeicherzelle in einer MRAM-Vorrichtung speichert ein Bit Informationengemäß einer Ausrichtungeiner Magnetisierung. Die Magnetisierung einer Speicherzelle nimmtzu einer bestimmten Zeit eine von zwei stabilen Ausrichtungen an.Diese beiden Ausrichtungen sind als parallel und antiparallel bekanntund stellen Logikpegelwerte von „0" bzw. „1" dar.
    [0004] DieMagnetisierungsausrichtung beeinflußt den Widerstandswert einerSpeicherzelle, wie z. B. einer spin-abhängigen Tunnelübergangsvorrichtung. DerWiderstandswert einer Speicherzelle ist z. B. ein erster Wert R,wenn die Magnetisierungsausrichtung parallel ist, wobei der Widerstandswertder Speicherzelle auf einen zweiten Wert (R + ΔR) erhöht wird, wenn die Magnetisierungsausrichtungvon parallel zu antiparallel verändertwird. Die Magnetisierungsausrichtung einer ausgewählten Speicherzelleund deshalb der Logikzustand der Speicherzelle können durch ein Bestimmen desWiderstandszustands der ausgewähltenSpeicherzelle gelesen werden.
    [0005] Eineder Herausforderungen bei MRAM-Vorrichtungen beinhaltet ein elektrischesTrennen der Schaltungen, die die Speicherzellen aufweisen, während einausreichender Pegel an Packdichte beibehalten wird. Obwohl zusätzlicheKomponenten, wie z. B. Transistoren, verwendet werden können, umdie Trennung von Speicherzellen zu erhöhen, resultiert eine Erhöhung derAnzahl von Komponenten üblicherweisein einem Rückgangder Packdichte der Speicherzellen, d. h. der Anzahl von Speicherzellen progegebener Fläche,wobei ein Rückgangder Packdichte im allgemeinen zu erhöhten Kosten führt. Eswäre wünschenswert,in der Lage zu sein, Packdichten zu erhöhen, während die elektrische Trennungvon Speicherzellen erhöhtwird.
    [0006] Esist die Aufgabe der vorliegenden Erfindung, eine Datenspeichervorrichtungmit verbesserten Charakteristika, ein verbessertes Verfahren zum Durchführen einerLeseoperation von einer Speicherzelle oder ein System mit verbessertenCharakteristika zu schaffen.
    [0007] DieseAufgabe wird durch eine Datenspeichervorrichtung gemäß Anspruch1, ein Verfahren gemäß Anspruch12 oder ein System gemäß Anspruch18 gelöst.
    [0008] Beieinem exemplarischen Ausführungsbeispielliefert die vorliegende Offenbarung eine Datenspeichervorrichtung,die eine Speicherzellenfolge umfaßt. Die Speicherzellenfolgeumfaßteine erste Speicherzelle, die mit einer zweiten Speicherzelle gekoppeltist. Die Vorrichtung umfaßtebenso eine Schaltung, die mit einem Knoten zwischen der ersten Speicherzelleund einer zweiten Speicherzelle gekoppelt ist. Die Schaltung istkonfiguriert, um eine Spannungsänderungan dem Knoten ansprechend darauf zu erfassen, daß eine Spannung an die Speicherzellenfolgegeliefert wird und die erste Speicherzelle in einen ersten Zustandgeschrieben wird.
    [0009] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beigefügtenZeichnungen nähererläutert,wobei die Elemente der Zeichnungen nicht notwendigerweise maßstabsgetreuzueinander sind, und wobei gleiche Bezugszeichen entsprechende ähnlicheTeile bezeichnen. Es zeigen:
    [0010] 1 ein Diagramm, das einAusführungsbeispieleiner Datenspeichervorrichtung darstellt, die Speicherzellenfolgenumfaßt;
    [0011] 2a ein Diagramm, das einAusführungsbeispieleiner parallelen Magnetisierungsausrichtung einer MRAM-Speicherzelle darstellt;
    [0012] 2b ein Diagramm, das einAusführungsbeispieleiner antiparallelen Magnetisierungsausrichtung einer MRAM-Speicherzelledarstellt;
    [0013] 3 ein Diagramm, das einAusführungsbeispieleines ersten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolgedarstellt;
    [0014] 4 ein Flußdiagramm,das ein Ausführungsbeispieleines ersten Verfahrens zum Lesen einer Speicherzelle in einer Speicherzellenfolgedarstellt;
    [0015] 5 ein Diagramm, das einAusführungsbeispieleines zweiten Systems zum Lesen einer Speicherzelle in einer Speicherzellenfolgedarstellt;
    [0016] 6 ein Flußdiagramm,das ein Ausführungsbeispieleines zweiten Verfahrens zum Lesen einer Speicherzelle in einerSpeicherzellenfolge darstellt;
    [0017] 7 ein Diagramm, das einAusführungsbeispieleiner MRAM-Vorrichtung darstellt, die mehrere Ebenen umfaßt; und
    [0018] 8 ein Diagramm, das einAusführungsbeispieleines Systems darstellt, das eine oder mehrere MRAM-Vorrichtungen umfaßt.
    [0019] Wiein den Figuren zu Darstellungszwecken gezeigt ist, ist die vorliegendeErfindung in einer MRAM-Vorrichtung ausgeführt. Die MRAM-Vorrichtung umfaßt ein Arrayvon Speicherzellen und einen Schaltungsaufbau zum zuverlässigen Erfassenvon Widerstandszuständender Speicherzellen. Das Array von Speicherzellen ist in Speicherzellenfolgen unterteilt,wie hierin beschrieben wird. Um eine Speicherzelle in einer Speicherzellenfolgezu lesen, wird die Ausgabe einer Spannungsteilerschaltung bestimmt,bevor und nachdem die Speicherzelle unter Verwendung einer Spannungin einen ersten Zustand geschrieben wird. Wenn die Spannungsteilerausgabesich nach einem Schreiben in den ersten Zustand nicht verändert, wardie Speicherzelle vor dem Schreiben in den ersten Zustand in demersten Zustand. Wenn die Spannungsteilerausgabe sich nach dem Schreibenin den ersten Zustand verändert,war die Speicherzelle vor einem Schreiben in den ersten Zustandin einem zweiten Zustand. In diesem Fall, wird die Speicherzellein den zweiten Zustand rückgeschrieben.
    [0020] Imfolgenden wird Bezug auf 1 genommen,die ein Ausführungsbeispieleiner MRAM-Vorrichtung 8 darstellt, die ein Array 10 vonSpeicherzellenfolgen 12 umfaßt. Jede Speicherzellenfolgeumfaßteine Mehrzahl von Speicherzellen, wie in den Ausführungsbeispielender 3 und 5 gezeigt ist. Die Speicherzellenfolgen 12 sindin Zeilen und Spalten angeordnet, wobei die Zeilen sich entlangeiner x-Richtungerstrecken und die Spalten sich entlang einer y-Richtung erstrecken. Nur eine relativkleine Anzahl von Speicherzellenfolgen 12 ist gezeigt,um die Beschreibung der Erfindung zu vereinfachen. In der PraxiskönnenArrays jeder Größe mit jederAnzahl von Speicherzellenfolgen verwendet werden. Die Speicherzellenfolgenkönnenjeweils jede Anzahl von Speicherzellen größer oder gleich zwei umfassen.
    [0021] Leiterbahnen,die als Wortleitungen 14 fungieren, erstrecken sich entlangder x-Richtung in einer Ebene auf einer Seite des Speicherzellarrays 10. DieWortleitungen 14, die in 1 gezeigtsind, stellen eine Wortleitung fürjede Speicherzelle in den Speicherzellenfolgen 12 dar.Leiterbahnen, die als Bitleitungen 16 fungieren, erstreckensich entlang der y-Richtung in einer Ebene auf einer gegenüberliegendenSeite des Speicherzellarrays 10. Jede Speicherzelle inden Speicherzellenfolgen 12 befindet sich an einem Kreuzungspunkteiner entsprechenden Wortleitung 14 und Bitleitung 16.
    [0022] DieSpeicherzellen sind auf keinen bestimmten Typ von Vorrichtung eingeschränkt. DieSpeicherzellen könnenz. B. Spin-abhängigeTunnel- („SDT"-) Übergangsvorrichtungensein.
    [0023] Bezugnehmend auf die 2a und 2b umfaßt eine typische SDT-Übergangsvorrichtungeine fixierte Schicht 52, die eine Magnetisierung aufweist, diein einer Ebene der fixierten Schicht 52 ausgerichtet ist,jedoch fest ist, um sich bei Vorliegen eines angelegten Magnetfeldesin einem Bereich von Interesse nicht zu drehen. Die SDT-Übergangsvorrichtung umfaßt außerdem eine „freie" Schicht 50,die eine Magnetisierungsausrichtung aufweist, die nicht fixiert ist.Vielmehr kann die Magnetisierung in einer von zwei Richtungen entlangeiner Achse (der „Vorzugs"-Achse), die in derEbene der freien Schicht 50 liegt, ausgerichtet sein. Wenndie Magnetisierung der freien und der fixierten Schicht 50 und 52 inder gleichen Richtung ist, spricht man von einer „parallelen" Ausrichtung (wiein 2a durch die Pfeileangezeigt ist). Wenn die Magnetisierung der freien und der fixiertenSchicht 50 und 52 in entgegengesetzten Richtungenist, spricht man von einer „antiparallelen" Ausrichtung (wiein 2b durch die Pfeileangezeigt ist). Die Magnetisierung in der freien Schicht 50 kann durchein Anlegen von Schreibströmenan Wort- und Bitleitungen 14 und 16, die die Speicherzellekreuzen, ausgerichtet werden.
    [0024] Diefreie und die fixierte Schicht 50 und 52 sinddurch eine Isolierungstunnelbarriere 51 getrennt. Die Isolierungstunnelbarriere 51 erlaubteine quantenmechanische Tunnelbildung zwischen der freien und derfixierten Schicht 50 und 52. Dieses Tunnelbildungsphänomen istelektronenspinabhängig,was den Widerstandswert der SDT-Übergangsvorrichtung 12 zueiner Funktion der relativen Ausrichtungen der Magnetisierung derfreien und der fixierten Schicht 50 und 52 macht.Der Widerstandswert der SDT-Übergangsvorrichtungist z. B. ein erster Wert R, wenn die Ausrichtung der Magnetisierung derfreien und der fixierten Schicht 50 und 52 parallel ist,und ein zweiter Wert (R + ΔR),wenn die Ausrichtung der Magnetisierung antiparallel ist.
    [0025] Bezugnehmend auf 1 umfaßt die MRAM-Vorrichtung 8 außerdem eineZeilendecodierschaltung 18. Während Schreiboperationen legtdie Zeilendecodierschaltung 18 einen Schreibstrom an eineausgewählteWortleitung 14 an, um zu bewirken, daß eine Speicherzelle in einenerwünschtenZustand geschrieben wird. WährendLeseoperationen legt die Zeilendecodierschaltung 18 einen Schreibstroman eine ausgewählteWortleitung 14 an, um zu bewirken, daß eine Speicherzelle in einen bekanntenZustand geschrieben wird, und kann einen Schreibstrom an die ausgewählte Wortleitung 14 anlegen,um zu bewirken, daß dieSpeicherzelle in einen vorherigen Zustand geschrieben wird.
    [0026] DieMRAM-Vorrichtung 8 umfaßt ferner eine Spaltendecodierschaltung 20.WährendSchreiboperationen legt die Spaltendecodierschaltung 20 einen Schreibstroman ausgewählteBitleitungen 16 an. WährendLeseoperationen wähltdie Spaltendecodierschaltung 20 eine Speicherzellenfolge 12 aus undverbindet die Speicherzellenfolge 12 unter Verwendung einerLenkschaltung 24 mit einer Erfassungsschaltung 26.Und währendLeseoperationen legt die Spaltendecodierschaltung 20 einen Schreibstroman eine ausgewählteSpaltenleitung 16 an, um zu bewirken, daß eine Speicherzellein einen bekannten Zustand geschrieben wird, und kann einen Schreibestroman die ausgewählteSpaltenleitung 16 anlegen, um zu bewirken, daß die Speicherzellein einen vorherigen Zustand geschrieben wird.
    [0027] DieMRAM-Vorrichtung 8 umfaßt ferner eine Leseschaltung 22 zumErfassen des Widerstandswerts ausgewählter Speicherzellen während Leseoperationenund eine Schreibschaltung (nicht gezeigt) zum Ausrichten der Magnetisierungausgewählter SpeicherzellenwährendSchreiboperationen.
    [0028] DieLeseschaltung 22 umfaßteine Mehrzahl von Lenkschaltungen 24 und Leseverstärkern 26. MehrereBitleitungen 16 sind mit jeder Lenkschaltung 24 verbunden.Jede Lenkschaltung 24 umfaßt einen Satz von Schaltern,die eine Schreibstromversorgung mit einer ausgewählten Bitleitung 16 verbinden undeine ausgewählteSpeicherzellenfolge 12 mit einem Leseverstärker 26 verbinden.Eine Ausgabe des Leseverstärkers 26 wirdan ein Datenregister 30 geliefert, das wiederum mit einerI/O-Anschlußfläche 32 derMRAM-Vorrichtung 8 gekoppelt ist. Wenn die MRAM-Vorrichtung 8 mehrereEbenen von Speicherzellarrays (siehe z. B. 7) aufweist, können Bitleitungen 16 undSpeicherzellenfolgen 12 aus den zusätzlichen Ebenen in die Leseverstärker 26 multiplexiertwerden.
    [0029] EineSteuerschaltung 34 liefert Steuersignale, wie z. B. Zeitgebungssignale,an die Zeilendecodierschaltung 18, die Spaltendecodierschaltung 20 unddie Leseschaltung 22.
    [0030] 3 stellt ein Ausführungsbeispieleines Systems 60 zum Lesen einer Speicherzelle 70 ineiner Speicherzellenfolge 12 dar. Das System 60 umfaßt ein Ausführungsbeispieleiner Speicherzellenfolge 12 und ein Ausführungsbeispieleines Leseverstärkers 26.Die Speicherzellenfolge 12 ist mit einem Transistor 72 gekoppelt,der Transistor ist mit einer Bitleitung 16 und einer Lenkschaltung 24 gekoppelt unddie Lenkschaltung 24 ist mit der Bitleitung 16 und einemLeseverstärker 26 gekoppelt.
    [0031] DieSpeicherzellenfolge 12 umfaßt Speicherzellen 70a, 70b, 70c und 70d,dargestellt durch Widerstände,die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werdenverwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d inVerbindung mit der Bitleitung 16 zu beschreiben. Eine Spannungsquelle,VCC, ist mit einem Ende der Speicherzellenfolge 12 gekoppeltund das andere Ende der Speicherzellenfolge 12 ist miteiner Massequelle gekoppelt. Der Wert von VCC kanngleich der Lese- bzw. Erfassungsspannung mal der Anzahl von Speicherzellen 70 inder Speicherzellenfolge 12 gesetzt werden. Wenn die Lesespannung0,5 ist, kann VCC für das Ausführungsbeispiel aus 3 z. B. auf 0,5 V mal 4oder 2,0 V eingestellt werden. Die Spannung VCC nichtausgewählterSpeicherzellenfolgen 12 wird auf das Massepotential eingestellt.Die Spannungsquelle liefert eine Spannung über die Speicherzellenfolge 12 ansprechendauf Steuersignale, die von einer Zeilendecodierschaltung 18,einer Spaltendecodierschaltung 20 und/oder einer Steuerschaltung 34 empfangenwerden. Insbesondere liefert die Spannungsquelle eine Spannung andie Speicherzellenfolge 12 ansprechend auf eine Leseoperation,um es zu ermöglichen,daß eineoder mehrere der Speicherzellen 70a, 70b, 70c und 70d gelesenwerden.
    [0032] Beidem Ausführungsbeispielaus 3 ist die Gate-Verbindung des Transistors 72 mitdem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt,die Drain-Verbindung des Transistors 72 ist mit einer SpannungsquelleVDD gekoppelt und die Sorce-Verbindung desTransistors 72 ist mit der Bitleitung 16 gekoppelt.Die Speicherzellen 70a, 70b, 70c und 70d bildeneinen Spannungsteiler und ein Knoten VG bildeteinen Spannungsabgriff in der Speicherzellenfolge 12. DerTransistor 72 wird als ein Source-Folger betrieben, umdie an der Gateverbindung vorliegende Spannung VG derSource-Verbindung ansprechend auf die Spannung VCC,die an die Speicherzellenfolge 12 angelegt wird, zu zeigen. Folglichbewirkt der Transistor 72, daß die Spannung, die an demKnoten zwischen den Speicherzellen 70b und 70c vorhandenist, auf der Bitleitung 16 widergespiegelt wird.
    [0033] Obwohldies in 3 nicht gezeigtist, ist jede Speicherzellenfolge 12 in dem Array 10 miteinem Transistor 72 gekoppelt, der mit einer Bitleitung 16 gekoppeltist. Jeder Transistor 72 kann sich physisch nahe an derSpeicherzellenfolge 12, mit der derselbe gekoppelt ist,befinden. Durch ein Anlegen einer Spannung VCC aneine ausgewählteSpeicherzellenfolge 12, die mit einer Bitleitung 16 gekoppelt ist,bewirkt die Zeilendecodierschaltung 18, daß die SpannungVG von der ausgewählten Speicherzellenfolge 12 aufdie Bitleitung 16 widergespiegelt wird, wie unten detaillierterbeschrieben ist. Eine Spannung VCC wirdwährendder Zeit, zu der die Spannung VG von derausgewähltenSpeicherzellenfolge 12 auf der Bitleitung 16 widergespiegeltwird, nicht an die weiteren Speicherzellenfolgen 12, diemit der Bitleitung 16 gekoppelt sind, angelegt.
    [0034] DieLenkschaltung 24 ist mit der Source-Verbindung des Transistors 72 undder Bitleitung 16 gekoppelt. Die Lenkschaltung 24 liefertdie reflektierte Spannung aus der ausgewählten Speicherzellenfolge 12 anden Leseverstärker 26.
    [0035] DerLeseverstärker 26 istmit der Bitleitung 16, einem Knoten zwischen den Speicherzellen 70b und 70c durchden Widerstand 72 und der Lenkschaltung 26 gekoppelt.Der Leseverstärker 26 umfaßt eineSchalterschaltung 74, einen Kondensator 76, einenDifferenzverstärker 78 undeinen Signalverstärker 80.
    [0036] DieSchalterschaltung 74 ist konfiguriert, um selektiv dieBitleitung 16 ansprechend auf ein Steuersignal mit einemder Eingängedes Differenzverstärkers 78 zukoppeln. Das Steuersignal bewirkt, daß die Schalterschaltung 74 dieBitleitung 16 mit dem positiven Eingang des Differenzverstärkers 78 koppelt,um eine erste Spannung V1 zu einer erstenZeit zu übertragen.Der Kondensator 76 speichert die erste Spannung für eine eingeschränkte Zeit.Zu einer zweiten Zeit bewirkt das Steuersignal, daß die Schalterschaltung 74 dieBitleitung 16 mit dem negativen Eingang des Differenzverstärkers 78 koppelt,um eine zweite Spannung V2 zu übertragen.
    [0037] Ansprechendauf die erste und die zweite Spannung erzeugt der Differenzverstärker 78 eine DifferenzausgangsspannungVDIFF, die an den Signalverstärker 80 geliefertwird. Der Signalverstärker 80 verstärkt dieDifferenzausgangsspannung zu einer Logikausgangsspannung VOUT, die als ein logischer Pegel, d. h. eine „0" oder eine „1", gespeichert werdenkann.
    [0038] 4 ist ein Flußdiagramm,das ein Ausführungsbeispieleines Verfahrens zum Lesen einer Speicherzelle in dem Ausführungsbeispielder Speicherzellenfolge 12 aus 3 darstellt. In 4 wird eine Spannung VCC andie Speicherzellenfolge 12 geliefert, wie in einem Block 402 angezeigtist. Eine erste Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wiein einem Block 404 angezeigt ist. Insbesondere bewirkender Transistor 72 und die Schaltschaltung 74,daß dieSpannung, die an dem Knoten VG zwischenden Speicherzellen 70b und 70c zu einem erstenZeitpunkt vorhanden ist, erfaßtund auf dem Kondensator 76 gespeichert wird, wie oben beschriebenist.
    [0039] EineausgewählteSpeicherzelle in der Speicherzellenfolge 12, z. B. dieSpeicherzelle 70b, wird in einen ersten Zustand geschrieben,wie in einem Block 406 angezeigt ist.
    [0040] Beieinem Ausführungsbeispielkann der erste Zustand antiparallel sein, um einen Logikpegel von „1" darzustellen. Beiweiteren Ausführungsbeispielen kannder erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
    [0041] Einezweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wiein einem Block 408 angezeigt ist. Insbesondere bewirkender Transistor 72 und die Schaltschaltung 74,daß die Spannung,die an dem Knoten VG zwischen den Speicherzellen 70b und 70c zueinem zweiten Zeitpunkt vorhanden ist, erfaßt wird und an den negativenEingang des Differenzverstärkers 78 geliefert wird.Die zweite Spannung wird erfaßt,nachdem die ausgewählteSpeicherzelle, z. B. die Speicherzelle 70b, in den erstenZustand geschrieben wurde.
    [0042] EineBestimmung wird durch den Leseverstärker 26 durchgeführt, obsich die erste Spannung von der zweiten Spannung unterscheidet,wie in einem Block 410 angezeigt ist. Die Bestimmung wird unterVerwendung des Differenzverstärkers 78 und desSignalverstärkers 80 durchgeführt. Wenndie erste Spannung sich nicht von der zweiten Spannung unterscheidet,wird ein erster Logikpegel, der dem ersten Zustand zugeordnet ist,aus der ausgewählten Speicherzelle,z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 412 angezeigtist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet,wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnetist, auf der ausgewählten Speicherzelle,z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 414 angezeigtist. Zusätzlich wirddie ausgewählteSpeicherzelle, z. B. die Speicherzelle 70b, in den zweitenZustand geschrieben, wie in einem Block 416 angezeigt ist.
    [0043] DerLeseverstärker 26 bewirkt,daß dererste oder der zweite Logikpegel aus der ausgewählten Speicherzelle ausgelesenwird, indem bewirkt wird, daß eine „1" oder eine „0" in dem Register 30 gespeichertund an die I/O-Anschlußfläche 32 geliefertwird.
    [0044] Wieoben angemerkt wurde, bewirken der parallele Zustand und der antiparalleleZustand, daß unterschiedlicheWiderstandswerte übereine Speicherzelle gemessen werden. Durch ein Anlegen einer Spannung über dieSpeicherzellenfolge 12 kann eine Spannung an einem Knotenzwischen Speicherzellen in der Folge erfaßt werden, bevor und nachdemeine ausgewählteSpeicherzelle in einen bekannten Zustand geschrieben wird. Wennder bekannte Zustand mit dem vorherigen Zustand der ausgewählten Speicherzelle übereinstimmt, ändert sich derWiderstandswert der Zelle nicht und die Spannung, die an dem Knotennach dem Schreiben erfaßt wird,ist in etwa die gleiche wie die Spannung, die an dem Knoten vordem Schreiben erfaßtwird. Wenn der bekannte Zustand nicht mit dem vorherigen Zustandder ausgewähltenSpeicherzelle übereinstimmt,verändertsich der Widerstandswert der Zelle und die Spannung, die an demKnoten nach dem Schreiben erfaßtwird, unterscheidet sich von der Spannung, die an dem Knoten vordem Schreiben erfaßtwird. Auf diese Weise fungiert die Speicherzellenfolge 12 wirksamals eine Spannungsteilerschaltung.
    [0045] Wenndas Schreiben in Block 406 bewirkt hat, daß sich derZustand der ausgewähltenSpeicherzelle verändert,wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben,wie durch Block 416 dargestellt ist. Wenn das Schreibenin Block 406 nicht bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelleverändert,bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muß nicht überschriebenwerden.
    [0046] DieSteuerschaltung 34 liefert geeignete Zeitgebungssignalean die Zeilendecodierschaltung 18, die Schreibdecodierschaltung 20,die Leseschaltung 22, die Lenkschaltung 24 undden Leseverstärker 26,um es zu ermöglichen,daß diein
    [0047] 4 gezeigten Funktionen desVerfahrens durchgeführtwerden können.
    [0048] Jededer Speicherzellen 70a, 70b, 70c und 70d kannunter Verwendung des gerade beschriebenen Verfahrens gelesen werden.Obwohl vier Speicherzellen in der Speicherzellenfolge aus 3 gezeigt sind, können andereSpeicherzellenfolgen andere Anzahlen von Speicherzellen umfassen,die in Serie geschaltet sind.
    [0049] Obwohldie Gate-Verbindung des Transistors 72 bei dem in 3 gezeigten Ausführungsbeispiel mitdem Knoten zwischen den Speicherzellen 70b und 70c gekoppeltist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einemKnoten zwischen anderen Speicherzellen, wie z. B. dem Knoten zwischenden Speicherzellen 70a und 70b oder dem Knotenzwischen den Speicherzellen 70c und 70d, gekoppeltsein.
    [0050] Zusätzlich kanndie Source-Verbindung des Transistors 72 bei anderen Ausführungsbeispielen mitdem Knoten zwischen den Speicherzellen 70b und 70c gekoppeltsein, die Gate-Verbindungdes Transistors 72 kann mit einer Spannungsquelle gekoppeltsein und die Drain-Verbindung des Transistors 72 kann mitder Bitleitung 16 gekoppelt sein. Alternativ kann bei weiterenAusführungsbeispielendie Drain-Verbindung des Transistors 72 mit dem Knoten zwischenden Speicherzellen 70b und 70c gekoppelt sein,die Gate-Verbindung des Transistors 72 kann mit einer Spannungsquellegekoppelt sein und die Source-Verbindung des Transistors 72 kannbei weiteren Ausführungsbeispielenmit der Bitleitung 16 gekoppelt sein.
    [0051] DerTransistor 72 weist einen Spannungsfolgertransistor auf.Bei weiteren Ausführungsbeispielenkann der Transistor 72 ein Bipolartransistor sein und kannin einem oder mehreren dieser Ausführungsbeispiele als ein Emitter-Folgerkonfiguriert sein.
    [0052] 5 stellt ein Ausführungsbeispieleines Systems 90 zum Lesen einer Speicherzelle 70 ineiner Speicherzellenfolge 12 dar. Das System 90 umfaßt ein Ausführungsbeispieleiner Speicherzellenfolge 12, ein Ausführungsbeispiel eines Leseverstärkers 26 undein Ausführungsbeispieleines Registers 30. Die Speicherzellenfolge 12 istmit einem Transistor 92 gekoppelt, der Transistor 92 istmit einer Bitleitung 16 und einer Lenkschaltung 24 gekoppeltund die Lenkschaltung 24 ist mit der Bitleitung 16 und demLeseverstärker 26 gekoppelt.
    [0053] DieSpeicherzellenfolge 12 umfaßt Speicherzellen 70a, 70b, 70c und 70d,dargestellt durch Widerstände,die in Serie geschaltet sind. Wortleitungen 14a, 14b, 14c und 14d werdenverwendet, um die Speicherzellen 70a, 70b, 70c bzw. 70d inVerbindung mit der Bitleitung 16 zu beschreiben.
    [0054] EineSpannungsquelle VA oder VB kannselektiv mit einem beliebigen Ende der ausgewählten Speicherzellenfolge 12 gekoppeltsein, wobei eine Massequelle mit dem entgegengesetzten Ende der gekoppeltenSpannungsquelle gekoppelt ist. Beide Enden nicht ausgewählter Speicherzellenfolgen 12 sindmit Massequellen gekoppelt. Die Spannungsquelle VA oderVB ist mit Bezugnahme auf die zu lesendeSpeicherzelle ausgewählt.Insbesondere ist VA mit der Speicherzellenfolge 12 gekoppeltund eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt,um die Speicherzelle 70a oder 70b zu lesen. Ähnlich istVB mit der Speicherzellenfolge 12 gekoppeltund eine Massequelle ist mit dem anderen Ende der Speicherzellenfolge 12 gekoppelt,um die Speicherzelle 70c oder 70d zu lesen. DieSpannungsquellen VA und VB lieferneine Spannung überdie Speicherzellenfolge 12 ansprechend auf Steuersignale,die von der Zeilendecodierschaltung 18, der Spaltendecodierschaltung 20 und/oder derSteuerschaltung 34 empfangen werden. Bei einem Ausführungsbeispielbewirkt die Spaltendecodierschaltung 20, daß VA oder VB an dieSpeicherzellenfolge 12 geliefert wird, um eine Folge 12 auszuwählen, sowieum es zu ermöglichen,daß eineLeseoperation bei einer Speicherzelle 70 in der Folge 12 durchgeführt werdenkann.
    [0055] Beidem Ausführungsbeispielaus 5 ist die Gate-Verbindung des Transistors 92 mitdem Knoten zwischen den Speicherzellen 70b und 70c gekoppelt,die Drain-Verbindung des Transistors 92 ist mit einer SpannungsquelleVDD gekoppelt und die Source-Verbindungdes Transistors 92 ist mit der Bitleitung 16 gekoppelt.Der Knoten VG bildet einen Spannungsabgriffin der Speicherzellenfolge 12. Der Transistor 92 wirdals ein Source-Folger betrieben, um der Source-Verbindung die ander Gate-Verbindung vorliegende Spannung VG ansprechenddarauf, daß dieSpannung VDD an die Drain-Verbindung angelegtwird, zu zeigen. Folglich bewirkt der Transistor 92, daß die Spannung,die an dem Knoten VG zwischen den Speicherzellen 70b und 70c vorliegt,auf der Bitleitung 16 widergespiegelt wird.
    [0056] Obwohldies in 5 nicht gezeigtist, ist jede Speicherzellenfolge 12 in dem Array 10 miteinem Transistor 92 gekoppelt, der mit einer Bitleitung 16 gekoppeltist. Jeder Transistor 92 kann sich physisch nahe an derSpeicherzellenfolge 12 befinden, mit der derselbe gekoppeltist. Durch ein Anlegen einer Spannung VA oderVB an eine ausgewählte Speicherzellenfolge 12,die mit einer Bitleitung 16 gekoppelt ist, bewirkt dieZeilendecodierschaltung 18, daß die Spannung VG vonder ausgewähltenSpeicherzellenfolge 12 auf der Bitleitung 16 widergespiegeltwird, wie unten detaillierter beschrieben ist. Eine Spannung VA oder VB wird während derZeit, zu der die Spannung VG aus der ausgewählten Speicherzellenfolge 12 aufder Bitleitung 16 widergespiegelt wird, nicht an die anderenSpeicherzellenfolgen 12, die mit der Bitleitung 16 gekoppeltsind, angelegt.
    [0057] DieLenkschaltung 24 ist mit der Source-Verbindung des Transistors 92 undder Bitleitung 16 gekoppelt. Die Lenkschaltung 24 liefertdie widergespiegelte Spannung von der ausgewählten Speicherzellenfolge 12 anden Leseverstärker 26.
    [0058] DerLeseverstärker 26 istmit der Bitleitung 16 und einem Knoten zwischen den Speicherzellen 70b und 70c durchden Transistor 92 und der Lenkschaltung 24 gekoppelt.Der Leseverstärker 26 weist einengetakteten Zweistufen-Eigenreferenz-Verstärker auf und umfaßt einenTransistor 92, eine Stromquelle 96, einen Differenzverstärker 100,einen Schalter 102, einen Kondensator 104 undeinen Differenzverstärker 106.
    [0059] DerKondensator 108 stellt die Last auf der Bitleitung 16 dar,die durch weitere Speicherzellenfolgen 12 bewirkt wird,die mit der Bitleitung 16 gekoppelt sind. Die Stromquelle 96 istwirksam, um zu entladen oder als die Last auf die Bitleitung 16 zuwirken, um die Geschwindigkeit der Schaltung zu erhöhen.
    [0060] DieBitleitung 16 ist durch die Lenkschaltung 24 mitdem positiven Eingang des Differenzverstärkers 100 gekoppelt.Der Differenzverstärker 100 weistdie erste Stufe des Leseverstärkers 26 auf.Der erste Zustand bewirkt, daß derLeseverstärker 26 auf sichselbst Bezug nimmt, indem er Variationen von Spannung, Temperatur,Speicherzellenwiderstandswert und System ausgleicht.
    [0061] DieAusgabe des Differenzverstärkers 100 istmit einem Schalter 102 gekoppelt. Der Schalter 102 istkonfiguriert, um ansprechend darauf, daß derselbe geschlossen wird,die Ausgabe des Differenzverstärkers 100 miteinem Kondensator 104, dem negativen Eingang des Differenzverstärkers 100 und dempositiven Eingang des Differenzverstärkers 106 zu koppeln.Wenn der Schalter 102 geschlossen ist, bewirkt derselbewirksam, daß eineerste Spannung V1 von der Bitleitung 16 zueiner ersten Zeit überden Kondensator 104 gespeichert wird. Ansprechend darauf,daß derSchalter 102 geöffnetist, bewirkt derselbe, daß dieAusgabe des Diffe renzverstärkers 100 nurmit dem negativen Eingang des Differenzverstärkers 106 gekoppeltwird. Als ein Ergebnis wird zu einer zweiten Zeit die zweite Spannungvon der Bitleitung 16, V2 mit demEingang des Differenzverstärkers 106 gekoppelt.
    [0062] DieStromquelle 96, der Differenzverstärker 100, der Schalter 102 undder Kondensator 104 arbeiten als eine ladungsausgeglicheneAbtast- und Halteschaltung, um eine Referenzspannung für beideStufen des Leseverstärkers 26 einzustellen.
    [0063] DerDifferenzverstärker 106 weistdie zweite Stufe des Leseverstärkers 26 auf.Der Differenzverstärker 106 vergleichtdie erste und die zweite Spannung und erzeugt eine Differenzausgangsspannung VOUT.
    [0064] DieDifferenzausgangsspannung wird an ein Lese-Latch 110 geliefert.Das Lese-Latch 110 wird unter Verwendung der Rücksetz-„R"-Eingabe vor einemEmpfangen der Ausgabe von dem Differenzverstärker 106 auf einenhochohmigen Zustand rückgesetzt.Ansprechend auf das DatenübertragungssignalDXFER wird die Differenzausgangsspannungin einem Lese-Latch 110 als ein Logikpegel, d. h. eine „0" oder eine „1", gespeichert. DasLese-Latch 110 verstärktdas Ausgangssignal DOUT auf ein Vollskala-Ausgangssignal.Das Lese-Latch 110 ist Teil des Registers 30.
    [0065] 6 ist ein Flußdiagramm,das ein Ausführungsbeispieleines Verfahrens zum Lesen einer ausgewählten Speicherzelle bei demAusführungsbeispielder Speicherzellenfolge 12 aus 5 darstellt. In 6 wird eine Spannungsquelle an ein Endeeiner Speicherzellenfolge 12 geliefert, das am entferntestenoder am nächstenan der ausgewähltenSpeicherzelle in der Speicherzellenfolge ist, wie in einem Block 602 angezeigtist. Eine Massequelle wird an das andere Ende der Speicherzellenfolge 12 geliefert,wie in einem Block 604 angezeigt ist.
    [0066] DieSpannungsquelle und die Massequelle sind gekoppelt, um zu bewirken,daß dieausgewählteSpeicherzelle am nächstenan der Versorgungsspannung (VA oder VB) der Spannungsteilerschaltung ist, diedurch die Spannungsquelle, die Massequelle und die Speicherzellen 70a, 70b, 70c und 70d gebildetist. Folglich ist das Ende der Speicherzellenfolge 12,das sich am unmittelbarsten oder am nächsten an der ausgewählten Speicherzelle 70 befindet,das Ende, das die ausgewählteSpeicherzelle zwischen der Spannungsquelle VA oderVB und dem Spannungsteiler-AbgriffknotenVG anordnen würde. Dieses nächste Endeist mit einer Spannungsquelle VA oder VB gekoppelt und das Ende, das entgegengesetztzu dem nächstenEnde ist, ist mit einer Massequelle gekoppelt. Die VersorgungsspannungVA oder VB kannmit VDD gekoppelt sein.
    [0067] Wennz. B. die Speicherzelle 70a oder 70b zum Lesenausgewähltist, wird die Spannung VA über dieSpeicherzellenfolge 12 angelegt und das Ende der Speicherzellenfolge 12,das durch VB angezeigt wird, ist mit einerMassequelle gekoppelt. Wenn die Speicherzelle 70c oder 70d gelesenwerden soll, wird die Spannung VB angelegt,wie in 5 angezeigt ist,und das Ende der Speicherzellenfolge 12, angezeigt durchVA, ist mit einer Massequelle gekoppelt.
    [0068] Durchein Schalten der Spannungs- und Massequelle basierend auf der relativenPosition der ausgewähltenSpeicherzelle in der Speicherzellenfolge, wie gerade beschriebenwurde, könnendie Signale, die an den Leseverstärker 26 geliefertwerden, bei einer erwünschtenPolaritätsein, um es zu ermöglichen,daß derEntwurf des Leseverstärkers 26 vereinfachtwerden kann.
    [0069] Eineerste Spannung, die an einem Knoten in der Speicherzellenfolge 12 erfaßt wird,wird gespeichert, wie in einem Block 606 angezeigt ist.Insbesondere bewirken der Transistor 92, der Differenzverstärker 100 undder Schalter 102, daß dieSpannung, die an dem Knoten VG zwischenden Spei cherzellen 70b und 70c zu einem erstenZeitpunkt vorhanden ist, erfaßtund auf dem Kondensator 104 gespeichert wird, wie obenbeschrieben ist. Eine Spannung VA oder VB wird an die Speicherzellenfolge 12 angelegt,um eine Spannungsteilerspannung zu entwickeln, die an das Gate desTransistors 92 angelegt werden soll, um zu bewirken, daß eine Lesespannungan den Eingang des Differenzverstärkers 100 übertragenwird. Die Spannung VA oder VB kann gleichVDD sein.
    [0070] DieausgewählteSpeicherzelle in der Speicherzellenfolge 12, z. B. dieSpeicherzelle 70b, wird in einen ersten Zustand geschrieben,wie in einem Block 608 angezeigt ist. Bei einem Ausführungsbeispielkann der erste Zustand antiparallel sein, um einen Logikpegel „1" darzustellen. Beiweiteren Ausführungsbeispielenkann der erste Zustand parallel sein, um einen Logikpegel „0" darzustellen.
    [0071] Einezweite Spannung wird an einem Knoten in der Speicherzellenfolge 12 erfaßt, wiein einem Block 610 angezeigt ist. Insbesondere bewirkender Transistor 92, der Differenzverstärker 100 und der Schalter 102,daß dieSpannung, die an dem Knoten VG zwischenden Speicherzellen 70b und 70c zu einem zweitenZeitpunkt vorliegt, erfaßtund an den negativen Eingang des Differenzverstärkers 106 geliefertwird. Die zweite Spannung wird erfaßt, nachdem die ausgewählte Speicherzelle,z. B. die Speicherzelle 70b, in den ersten Zustand geschriebenwurde.
    [0072] EineBestimmung wird durch den Differenzverstärker 106 durchgeführt, obsich die erste Spannung von der zweiten Spannung unterscheidet,wie in einem Block 612 angezeigt ist. Wenn sich die erste Spannungnicht von der zweiten Spannung unterscheidet, wird ein erster Logikpegel,der dem ersten Zustand zugeordnet ist, aus der ausgewählten Speicherzelle,z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 614 angezeigtist. Wenn sich die erste Spannung von der zweiten Spannung unterscheidet,wird ein zweiter Logikpegel, der dem zweiten Zustand zugeordnetist, aus der ausgewählten Speicherzelle,z. B. der Speicherzelle 70b, ausgelesen, wie in einem Block 616 angezeigtist. Zusätzlich wirddie ausgewählteSpeicherzelle, z. B. die Speicherzelle 70b, in den zweitenZustand geschrieben, wie in einem Block 618 angezeigt ist.
    [0073] DerLeseverstärker 26 bewirkt,daß dererste oder der zweite Logikpegel aus der ausgewählten Speicherzelle ausgelesenwird, indem bewirkt wird, daß eine „1" oder eine „0" in einem Lese-Latch 110 in demRegister 30 gespeichert und an die I/O-Anschlußfläche 32 geliefertwird.
    [0074] DieSpeicherzellenfolge 12 fungiert bei dem Ausführungsbeispielaus 5 wirksam als eine Spannungsteilerschaltung.
    [0075] Wenndas Schreiben in Block 608 bewirkt hat, daß sich derZustand der ausgewähltenSpeicherzelle verändert,wird die Speicherzelle in ihren ursprünglichen Zustand überschrieben,wie durch Block 618 dargestellt ist. Wenn das Schreibenin Block 608 nicht bewirkt hat, daß sich der Zustand der ausgewählten Speicherzelleverändert,bleibt die Speicherzelle in ihrem ursprünglichen Zustand und muß nicht überschriebenwerden.
    [0076] DieSteuerschaltung 34 liefert geeignete Zeitgebungssignalean die Zeilendecodierschaltung 18, die Schreibdecodierschaltung 20,die Leseschaltung 22, die Lenkschaltung 24 undden Leseverstärker 26,um es zu ermöglichen,daß diein 6 gezeigten Funktionendes Verfahrens durchgeführtwerden können.
    [0077] Jededer Speicherzellen 70a, 70b, 70c und 70d kannunter Verwendung des gerade beschriebenen Verfahrens gelesen werden.Obwohl vier Speicherzellen in der in 5 dargestelltenSpeicherzellenfolge gezeigt sind, können andere Speicherzellenfolgenandere Anzahlen von Speicherzellen, die in Serie geschaltet sind,umfassen.
    [0078] Obwohldie Gate-Verbindung des Transistors 92 bei dem in 5 gezeigten Ausführungsbeispiel mitdem Knoten zwischen den Speicherzellen 70b und 70c gekoppeltist, kann die Gate-Verbindung bei anderen Ausführungsbeispielen mit einemKnoten zwischen anderen Speicherzellen gekoppelt sein, wie z. B.dem Knoten zwischen den Speicherzellen 70a und 70b oderdem Knoten zwischen den Speicherzellen 70c und 70d.
    [0079] DerTransistor 92 weist einen Spannungsfolgertransistor auf.Bei weiteren Ausführungsbeispielenkann der Transistor 92 ein Bipolartransistor sein und kannbei einem oder mehreren dieser Ausführungsbeispiele als ein Emitter-Folgerkonfiguriert sein.
    [0080] Beibestimmten hierin beschriebenen Ausführungsbeispielen der Speicherzellenfolge 12 istdie Anzahl von Speicherelementen in einer Speicherzellenfolge 12 gleichder Lesespannung übereine einzelne Speicherzelle geteilt durch die Versorgungsspannung(VCC, VA oder VB), die aus Gruppen von zwei erhalten wird.Wenn z. B. die Lesespannung 0,5 V ist und die Versorgungsspannung2,0 V ist, ist die bevorzugte Anzahl von Transistoren in der Folge 4. Wennjedoch die Lesespannung 0,2 V ist und VDD 2,0 Vist, ist die bevorzugte Anzahl von Widerständen 10.
    [0081] EinMerkmal der Speicherzellenfolge 12 besteht darin, daß die AbgriffspannungVG nahe an der Versorgungsspannung (VCC, VA oder VB) geteilt durch 2 ist, und zwar unabhängig vondem nominellen Widerstandswert der Speicherzellen. Wenn z. B. VA = VDD = 2,0 V giltund es 4 Widerständein der Folge gibt, ist VG etwa 1,0 V, wobei,wenn es 10 Widerständein der Folge gibt, VG dennoch etwa 1.0 Vbeträgt.
    [0082] DieVersorgungsspannung (VCC, VA oderVB) der Speicherzellenfolge ist ausreichendgroß eingestellt,um zu aktivieren, daß dieSource-Folger-Transistoren (d. h. die Transistoren 72 oder 92)die Bitleitungen 16 ohne wesentlichen Signalverlust treiben. Wenndie Schwellenspannung (VTH) eines Source-Folger-Transistors0,5 V ist und eine Lesespannung von 0,5 V erwünscht wird, gilt VG =VTH + VBL = 0, V+ 0,5 V = 1,0 V, wobei dies eine Versorgungsspannung der Speicherzellenfolgevon 2,0 V vorgibt.
    [0083] DieBeziehung zwischen der Versorgungsspannung, der Spannung über eineeinzelne Speicherzelle, der Anzahl von Speicherzellen in einer Speicherzellenfolgeund dem Signal, das durch den Leseverstärker erfaßt wird, kann wie folgt detailliert beschriebenwerden. Erstens ist die Veränderung ΔR des MRAM-Widerstandswertsals das Produkt aus TMR (Tunnel-Magnetowiderstands-Verhältnis) und demnominellen Widerstandswert der MRAM-Speicherzelle, R, spezifiziert.Das TMR ist eine starke Funktion der Spannung, die über dieSpeicherzelle VCELL angelegt wird, und befindetsich vorzugsweise in dem Bereich von 200 mV bis 500 mV, um TMRs von10 % bis 35 % zu ergeben.
    [0084] Alsnächstesbildet eine Folge aus N Speicherzellen nominell einen Spannungsteilermit einem in etwa gleichen Spannungsabfall über jede Speicherzelle: VCELL = VCC/N. Deshalbgilt, wenn VCC als 2,0 V gegeben ist undVCELL als 500 mV ausgewählt ist, N = 4, wie in denAusführungsbeispielender 3 und 5. Und wenn VCELL als200 mV ausgewählt ist,wäre Ngleich 10.
    [0085] Fernerverstärkendie Leseverstärkerder 3 und 5 die Differenz zwischender Ausgabe des Spannungsteilers, gebildet durch den abgegriffenen Knoten,VG, wenn die ausgewählte Speicherzelle in einemZustand 1 (V1) und in einem Zustand 2 (V2) ist. Die Spannungsdifferenz ist direktauf VCC, N und TMR bezogen, wie in den folgendenGleichungen gezeigt ist (unter der Annahme, daß der Zustand 1 antiparallelist, der Zustand parallel, N = 4, wobei der Widerstandswert derSpeicherzellen durch R1, R2,R3 bzw. R4 dargestelltwird, wobei R1 die ausgewählte Speicherzelleist). V1 =VCC·(R1·(1+ TMR) + R2)/(R1·(1 + TMR)+ R2 + R3 + R4) [1] V1 ~=VCC·(TMR/4+ 0,5) [2] V2 =VCC·(R1 + R2)/(R1 + R2 + R3 + R4) [3] V2 ~=VCC·0,5 [4] VDIFF =V1 – V2 [5] VDIFF ~=VCC·TMR/4 [6] allgemein : VDIFF =VCC·TMR/N [7]
    [0086] Folglichwählt derSpannungsteilerentwurf VCC, TMR und N aus,um ein ausreichendes Signal zu liefern, um zuverlässig zuverstärkenund zu erfassen. Fürdas in 3 gezeigte Ausführungsbeispiel giltVDIFF = 2,0 V·0,1/4 = 50 mV.
    [0087] Imfolgenden wird Bezug auf 7 genommen,die ein Ausführungsbeispieleines Mehrebenen-MRAM-Chips 700 darstellt. Der MRAM-Chip 700 umfaßt eineAnzahl Z von Speicherzellenpegeln oder -ebenen 702, diein einer Z-Richtung auf einem Substrat 704 gestapelt sind.Die Anzahl Z ist eine positive Ganzzahl, wobei Z >= 1 gilt. Die Speicherzellebenen 702 können durchein isolierendes Material (nicht gezeigt), wie z. B. Siliziumdioxid,getrennt sein. Lese- und Schreibschaltungen können auf dem Substrat 704 hergestelltsein. Die Lese- und Schreibschaltungen können zusätzliche Multiplexer zum Auswählen derEbenen, von denen gelesen wird und an die geschrieben wird, umfassen.
    [0088] Soist eine MRAM-Vorrichtung offenbart, in der Widerstandszustände derSpeicherzellen währendLeseoperationen erfaßtwerden können.Die hierin beschriebene MRAM-Vorrichtung kann in einer Vielzahlvon Anwendungen verwendet werden.
    [0089] 8 zeigt eine exemplarischeallgemeine Anwendung füreinen oder mehrere MRAM-Chips 700. Die allgemeine Anwendungist durch eine Vorrichtung 850 ausgeführt, die ein MRAM-Speichermodul 852,ein Schnittstellenmodul 854 und einen Prozessor 856 umfaßt. DasMRAM-Speichermodul 852 umfaßt einen oder mehrere MRAM-Chips 700 zur nichtflüchtigenSpeicherung. Das Schnittstellenmodul 854 liefert eine Schnittstellezwischen dem Prozessor 856 und dem MRAM-Speichermodul 852. Die Vorrichtung 850 könnte ebensoandere Typen und/oder Pegel eines Speichers umfassen.
    [0090] Für eine Vorrichtung 850,wie z. B. einen Notebook-Computer oder einen Personalcomputer, könnte dasMRAM-Speichermodul 852 eine Anzahl von MRAM-Chips 700 umfassenund das Schnittstellenmodul 854 könnte eine IDE- oder eine SCSI-Schnittstelle umfassen.Für eineVorrichtung 850, wie z. B. einen Server, könnte dasMRAM-Speichermodul 852 eine größere Anzahl von MRAM-Chips 700 umfassenund das Schnittstellenmodul 854 könnte eine Faserkanal- odereine SCSI-Schnittstelle umfassen.Derartige MRAM-Speichermodule 852 könnten herkömmliche nichtflüchtige Speichervorrichtungen,wie z. B. Festplattenlaufwerke, ersetzen oder ergänzen.
    [0091] Für eine Vorrichtung 850,wie z. B. eine Digitalkamera, könntedas MRAM-Speichermodul 852 eine kleinere Anzahl von MRAM-Chips 700 umfassenund das Schnittstellenmodul 854 könnte eine Kameraschnittstelleumfassen. Ein derartiges MRAM-Speichermodul 852 würde einenichtflüchtige Speicherungvon Digitalbildern auf der Digitalkamera erlauben.
    [0092] Dieobigen Ausführungsbeispieleder MRAM-Vorrichtung könntenVorteile gegenüberanderen MRAM-Vorrichtungen bieten. Ein höherer Pegel an Speicherzelldichtenkönntez. B. verglichen mit anderen MRAM-Vorrichtungen erzielt werden,die zusätzlicheElemente umfassen. ErhöhteDichten könnenzu verminderten Kosten füreine bestimmte Menge an Speicherkapazität führen. Zusätzlich können die hierin beschriebenenSpeicherzellenfolgen verglichen mit vorherigen MRAM-Vorrichtungeneine bessere elektrische Schaltungstrennung liefern. Die verbesserteTrennung kann eine zuverlässigereErfassung des Zustands von Speicherzellen in einer Speicherzellenfolgeerlauben.
    [0093] DieSpeichervorrichtung ist nicht auf die oben beschriebenen und dargestelltenspezifischen Ausführungsbeispieleeingeschränkt.Eine MRAM-Vorrichtung ist z. B. nicht auf die Verwendung Spin-abhängiger Tunnelvorrichtungeneingeschränkt.Andere Typen von Vorrichtungen, die verwendet werden könnten, umfassenRiesen-Magnetowiderstands- („GMR"-Vorrichtungen, sind jedoch nicht daraufbeschränkt.
    [0094] DieMRAM-Vorrichtung wurde in Verbindung damit beschrieben, daß die Zeilenentlang der x-Achse ausgerichtet sind und die Spalten entlang der y-Achseausgerichtet sind. Die Zeilen und Spalten könnten jedoch vertauscht sein.
    [0095] DieSpeichervorrichtung ist nicht auf MRAM-Zellen eingeschränkt. DieSpeichervorrichtung kann jeden Typ von Speicherzelle in einem Widerstands-Kreuzungspunkt-Arrayumfassen.
    权利要求:
    Claims (25)
    [1] Datenspeichervorrichtung (8) mit folgenden Merkmalen: einerersten Speicherzellenfolge (12), die zumindest eine ersteSpeicherzelle (70a, 70b) umfaßt, die mit einer zweiten Speicherzelle(70c, 70d) gekoppelt ist; und einer Schaltung(60, 90), die mit einem Knoten zwischen der erstenSpeicherzelle und einer zweiten Speicherzelle gekoppelt ist, wobeidie Schaltung konfiguriert ist, um eine Spannungsänderungan dem Knoten ansprechend darauf zu erfassen, daß eine Spannung an die Speicherzellenfolgegeliefert wird und die erste Speicherzelle in einen ersten Zustand geschriebenwird.
    [2] Datenspeichervorrichtung gemäß Anspruch 1, bei der die Schaltungkonfiguriert ist, um ansprechend auf ein Erfassen der Spannungsänderungzu erfassen, daß dieerste Speicherzelle vor einem Schreiben in den ersten Zustand ineinem zweiten Zustand war.
    [3] Datenspeichervorrichtung gemäß Anspruch 2, bei der die Schaltungkonfiguriert ist, um zu bewirken, daß die erste Speicherzelle nacheinem Erfassen der Spannungsänderungin den zweiten Zustand geschrieben wird.
    [4] Datenspeichervorrichtung gemäß Anspruch 2 oder 3, bei derdie Schaltung konfiguriert ist, um zu bewirken, daß ein Logikpegel,der dem zweiten Zustand zugeordnet ist, ausgelesen wird.
    [5] Datenspeichervorrichtung gemäß einem der Ansprüche 1 bis4, bei der die Schaltung konfiguriert ist, um ansprechend darauf,daß keineSpannungsänderungerfaßtwird, zu erfassen, daß dieerste Speicherzelle vor ei nem Schreiben in den ersten Zustand indem ersten Zustand war.
    [6] Datenspeichervorrichtung gemäß Anspruch 5, bei der die Schaltungkonfiguriert ist, um zu bewirken, daß ein Logikpegel, der dem erstenZustand zugeordnet ist, ausgelesen wird.
    [7] Datenspeichervorrichtung gemäß einem der Ansprüche 1 bis6, bei der die erste Speicherzellenfolge ein erstes Ende und einzweites Ende aufweist, wobei die Spannung an das erste Ende geliefertwird, und wobei das zweite Ende mit einer Massequelle gekoppeltist.
    [8] Datenspeichervorrichtung gemäß Anspruch 7, die ferner folgendesMerkmal aufweist: eine zweite Speicherzellenfolge, die einedritte Speicherzelle umfaßt,die mit einer vierten Speicherzelle gekoppelt ist, und wobeidie zweite Speicherzellenfolge ein drittes Ende und ein viertesEnde aufweist, und wobei das dritte Ende und das vierte Ende ansprechenddarauf, daß dieerste Speicherzelle in den ersten Zustand geschrieben wird, mitder Massequelle gekoppelt sind.
    [9] Datenspeichervorrichtung gemäß Anspruch 7 oder 8, bei derdie erste Speicherzelle mit dem ersten Ende gekoppelt ist, und beider die zweite Speicherzelle mit dem zweiten Ende gekoppelt ist.
    [10] Datenspeichervorrichtung gemäß Anspruch 7 oder 8, bei derdie erste Speicherzelle mit dem zweiten Ende gekoppelt ist, undbei der die zweite Speicherzelle mit dem ersten Ende gekoppelt ist.
    [11] Datenspeichervorrichtung gemäß einem der Ansprüche 7 bis10, bei der die Speicherzellenfolge eine dritte Speicherzelle undeine vierte Speicherzelle umfaßt,und bei der die erste, zweite, dritte und vierte Speicherzelle inSerie geschaltet sind.
    [12] Verfahren zum Durchführen einer Leseoperation voneiner ersten Speicherzelle (70a, 70b) in einer Speicherzellenfolge(12), die die erste Speicherzelle und eine zweite Speicherzelle(70b, 70d) umfaßt, mit folgenden Schritten: Bereitstelleneiner Spannung an die Speicherzellenfolge; Messen einer erstenSpannung an einem Knoten zwischen der ersten und der zweiten Speicherzelle; Schreibender ersten Speicherzelle in einen ersten Zustand; Messen einerzweiten Spannung an dem Knoten; und Bestimmen, ob sich dieerste Spannung von der zweiten Spannung unterscheidet.
    [13] Verfahren gemäß Anspruch12, das ferner folgenden Schritt aufweist: ansprechend darauf,daß sichdie erste Spannung von der zweiten Spannung unterscheidet, Bestimmen,daß dieerste Speicherzelle vor einem Schreiben in den ersten Zustand ineinem zweiten Zustand war.
    [14] Verfahren gemäß Anspruch13, das ferner folgenden Schritt aufweist: Auslesen eines Logikpegels,der dem zweiten Zustand zugeordnet ist, ansprechend darauf, daß sich dieerste Spannung von der zweiten Spannung unterscheidet.
    [15] Verfahren gemäß Anspruch13 oder 14, das ferner folgenden Schritt aufweist: Schreibender ersten Speicherzelle in den zweiten Zustand ansprechend darauf,daß sichdie erste Spannung von der zweiten Spannung unterscheidet.
    [16] Verfahren gemäß einemder Ansprüche12 bis 15, das ferner folgenden Schritt aufweist: ansprechenddarauf, daß sichdie erste Spannung nicht von der zweiten Spannung unterscheidet,Bestimmen, daß dieerste Speicherzelle vor einem Schreiben in den ersten Zustand indem ersten Zustand war.
    [17] Verfahren gemäß Anspruch16, das ferner folgenden Schritt aufweist: Auslesen eines Logikpegels,der dem ersten Zustand zugeordnet ist, ansprechend darauf, daß sich dieerste Spannung nicht von der zweiten Spannung unterscheidet.
    [18] System mit folgenden Merkmalen: einer erstenSpeicherzelle (70a, 70b); einer zweiten Speicherzelle(70c, 70d), die mit der ersten Speicherzelle gekoppeltist; einem Transistor, der mit einem Knoten zwischen der erstenund der zweiten Speicherzelle gekoppelt ist und mit einer Bitleitung(16) gekoppelt ist, die der ersten Speicherzelle zugeordnetist; einer Einrichtung, die mit der Bitleitung gekoppelt ist, zumErfassen einer Spannungsänderungan dem Knoten ansprechend darauf, daß eine erste Spannungder ersten und der zweiten Speicherzelle geliefert wird; dieerste Speicherzelle in einen ersten Zustand geschrieben wird; und einezweite Spannung dem Transistor geliefert wird.
    [19] System gemäß Anspruch18, bei dem der Transistor (92) einen Spannungsfolgertransistoraufweist.
    [20] System gemäß Anspruch18 oder 19, bei dem der Transistor (92) eine Gate-Verbindung,eine Source-Verbindung und eine Drain-Verbindung umfaßt, wobeidie Gate-Verbindungmit dem Knoten gekoppelt ist, und wobei die Source-Verbindung mitder Bitleitung (16) gekoppelt ist.
    [21] System gemäß Anspruch18 oder 19, bei dem der Transistor (92) eine Gate-Verbindung,eine Source-Verbindung und eine Drain-Verbindung umfaßt, wobeidie Source-Verbindungmit dem Knoten gekoppelt ist, und wobei die Drain-Verbindung mitder Bitleitung (16) gekoppelt ist.
    [22] System gemäß Anspruch18 oder 19, bei dem der Transistor eine Gate-Verbindung, eine Source-Verbindungund eine Drain-Verbindung umfaßt, wobeidie Drain-Verbindung mit dem Knoten gekoppelt ist, und wobei dieSource-Verbindung mit der Bitleitung (16) gekoppelt ist.
    [23] System gemäß einemder Ansprüche18 bis 22, bei dem die Einrichtung zum Erfassen, daß die ersteSpeicher zelle vor einem Schreiben in den ersten Zustand in einemzweiten Zustand war, ansprechend auf ein Erfassen der Spannungsänderung dient,und bei dem die Einrichtung zum Bewirken, daß ein Logikpegel, der dem zweitenZustand zugeordnet ist, ausgelesen wird, dient.
    [24] System gemäß einemder Ansprüche18 bis 22, bei dem die Einrichtung zum Erfassen, daß die ersteSpeicherzelle vor einem Schreiben in den ersten Zustand in dem erstenZustand war, ansprechend darauf, daß keine Spannungsänderungerfaßtwird, dient, und bei dem die Einrichtung zum Bewirken, daß ein Logikpegel,der dem ersten Zustand zugeordnet ist, ausgelesen wird, dient.
    [25] System gemäß einemder Ansprüche18 bis 24, das eine Spannungsquelle aufweist, die konfiguriert ist,um die erste Spannung und die zweite Spannung bereitzustellen.
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    同族专利:
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    US6865108B2|2005-03-08|
    KR101076371B1|2011-10-26|
    KR20050005803A|2005-01-14|
    US20050007823A1|2005-01-13|
    DE102004011425B4|2014-05-28|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
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    2007-12-13| 8127| New person/name/address of the applicant|Owner name: SAMSUNG ELECTRONICS CO., LTD., SUWON, KYONGGI, KR |
    2009-02-19| 8125| Change of the main classification|Ipc: G11C 11/15 AFI20051017BHDE |
    2012-10-24| R016| Response to examination communication|
    2013-11-21| R018| Grant decision by examination section/examining division|
    2015-03-03| R020| Patent grant now final|
    2015-05-28| R020| Patent grant now final|Effective date: 20150303 |
    优先权:
    申请号 | 申请日 | 专利标题
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